第9章 控制单元的功能

课件来源：《计算机组成原理》课件第9章（Slide 466–497，cod 版提取文本为主，全部关键图已用整页原图 slide_NNN.png 逐张核对）。本章是"指令系统"通向"CPU 设计"的枢纽：微操作序列、时序层次、控制方式是填空/简答高频考点，控制信号分析与主频-速度计算是综合题常客。

0. 本章考点清单

1. 基本概念与指令的四个工作周期

概念精讲

• 微操作：指令执行过程中最基本的、不可再分解的操作（如 PC→MAR、1→R）。课件在时序部分直接使用"微操作"一词："一个机器周期内可完成若干个微操作"（课件 p.485）。
• 微命令（操作命令）：控制部件向执行部件发出的、使执行部件完成某个微操作的控制信号。课件表述："一个时钟脉冲发一个操作命令或一组需同时执行的操作命令"（课件 p.476）。微命令与微操作一一对应：微命令是控制信号，微操作是该信号引起的操作。
• 微指令（补充常识）：若干个同时发出的微命令的集合称为一条微指令，它是第10章控制单元设计的对象；本章只讨论微操作命令序列如何由时序系统产生，不展开微指令格式。
• 控制单元 CU 的功能：根据指令操作码、标志、时钟和外来信号，按规定的时序发出各种微操作命令（控制信号），指挥 CPU 内部及系统总线上各部件协调工作；"每个控制信号在指定机器周期的指定节拍 T 时刻发出"（课件 p.497）。

要点：完成一条指令分 4 个工作周期（课件 p.467）

易错警示：间址周期和中断周期不是每条指令必经的周期；"指令周期 = 取指 + 执行"只对非访存/直接访存/转移类指令成立（见第4节）。

2. 取指周期与间址周期的微操作序列

取指周期（课件 p.468）

PC → MAR → 地址线      ; 指令地址送地址寄存器并上地址总线
1 → R                  ; CU 发读命令
M(MAR) → MDR           ; 存储器读出指令送数据寄存器
MDR → IR               ; 指令送指令寄存器
OP(IR) → CU            ; 操作码送控制单元译码
(PC) + 1 → PC          ; PC 加 1，指向下一条指令

间址周期（课件 p.469）

Ad(IR) → MAR           ; 指令的形式地址送 MAR
1 → R                  ; 读命令
M(MAR) → MDR           ; 读出的是有效地址（不是操作数）
MDR → Ad(IR)           ; 有效地址回送 IR 的地址字段

要点与对比

易错警示：间址周期最后一步是 MDR→Ad(IR)，不是 MDR→IR（整条指令会被破坏）；间址周期不修改 PC。

3. 执行周期：各类指令的微操作序列

1）非访存指令（课件 p.470）

2）访存指令（课件 p.471–472）

3）转移指令（课件 p.472）

BAN 的含义：A₀ 为 ACC 的符号位。A₀=1（负）时把 Ad(IR) 送 PC 实现转移；A₀=0 时 Ā₀=1，(PC) 送回 PC，即顺序执行。该式用一个逻辑表达式统一了"转"与"不转"两种情况（课件 p.472）。

易错警示： - SHR 是算术右移，符号位 ACC₀ 保持不变；CSL 是循环左移，移出的 ACC₀ 进入 ACCₙ，两者不要混。 - STP 清的是运行标志 G，不是清 ACC。 - 存数指令发的是写命令 1→W，且数据流向是 ACC→MDR→M(MAR)，与取数相反。

4. 指令周期的组成与中断周期

三类（五种）指令的指令周期（课件 p.473）

中断周期（课件 p.474）：中断周期由硬件自动完成，任务是保存断点、引出中断服务程序。课件给出两种保存断点方案：

要点： - 断点就是被中断程序的下一条指令地址，即当前 PC 的内容，故保存断点 = 把 PC 写入存储器（课件 p.474）。 - 0→EINT 是关中断（中断允许触发器清 0），保证保存断点和转入口的过程不被再次打断（课件 p.474）。 - 进栈方案用 (SP)−1 作为栈顶地址送 MAR（课件 p.474 原图如此）。

易错警示：中断周期不是执行周期的一部分，它是独立的工作周期；"M→PC"送的是中断识别程序入口地址，不是断点。

5. 控制单元的外特性：输入信号与输出信号

外特性框图（课件 p.475）：CU 的输入有指令寄存器、标志、时钟以及来自系统总线的控制信号；输出有 CPU 内部的控制信号和到系统总线的控制信号。

1）输入信号（课件 p.476）

2）输出信号（课件 p.477）

要点：带横线的信号（MREQ̄、IO/M̄、RD̄、WR̄）为低电平有效；INTA、HLDA 在课件中不带横线（课件 p.477）。

易错警示：INTR、HRQ 是 CU 的输入（外来请求），INTA、HLDA 才是 CU 的输出（响应），方向不要记反。

6. 控制信号举例：ADD @X 的两种数据通路方案

ADD @X 为间接寻址加法指令，完整经历取指、间址、执行三个周期。课件用两种数据通路结构对比控制信号的发出方式。

方案一：不采用 CPU 内部总线（课件 p.478–480）：各寄存器之间用专用连线，控制信号 C0–C8 直接开闭连线上的门。

方案二：采用 CPU 内部总线（课件 p.481–483）：所有寄存器挂在一组内部总线上，每个寄存器有"送总线"门（下标 o，如 PCo、MDRo、ACo、Zo）和"接总线"门（下标 i，如 MARi、IRi、Yi、ACi）。同一节拍内只能有一个寄存器向总线送数。

要点： - 单总线结构下"MDR→Y"与"AC→ALU"不能同一节拍完成（都要占用总线送数），必须分拍；这是总线结构省连线、费时间的代价（补充常识）。 - 执行周期开始时有效地址已在 MDR 中（间址周期读出的内容），故用 MDR→MAR 而不是 Ad(IR)→MAR（课件 p.483）。 - 课件 p.482 图中 IR 向总线送数的门仍标注为 IRi（与接收门同名），且该页保留了"MDR→MAR→地址线""MDR→IR"等字样。课件原文如此，存疑：送数门应为 IR 输出门（IRo），间址周期微操作应以 p.469 序列（Ad(IR)→MAR；1→R；M(MAR)→MDR；MDR→Ad(IR)）为准。

易错警示：o = out（送总线）、i = in（接总线）；写微操作序列时"谁送谁收"必须配成一对门信号，漏写接收门或送数门都扣分。

7. 多级时序系统：机器周期、节拍、时钟周期

1）机器周期（课件 p.484） - 概念：所有指令执行过程中的一个基准时间。 - 确定机器周期需考虑的因素：每条指令的执行步骤；每一步骤所需的时间。 - 基准时间的确定：以完成最复杂指令功能的时间为准；以访问一次存储器的时间为基准。 - 重要结论：若指令字长 = 存储字长，则取指周期 = 机器周期（课件 p.484）。

2）时钟周期（节拍、状态）（课件 p.485–486） - 一个机器周期内可完成若干个微操作，每个微操作需一定时间。 - 将一个机器周期分成若干个时间相等的时间段，称为节拍、状态、时钟周期。 - 时钟周期是控制计算机操作的最小单位时间；用时钟周期控制产生一个或几个微操作命令（课件 p.485）。

3）多级时序系统（课件 p.487） - 机器周期、节拍（状态）组成多级时序系统。 - 一个指令周期包含若干个机器周期；一个机器周期包含若干个时钟周期。 - 课件示例：间接访存指令 = 3 个机器周期（取指令、取有效地址、执行指令），每周期 4 拍 T0–T3；直接访存指令 = 2 个机器周期（4 拍 + 3 拍）。

层次关系（必背）

指令周期 ⊃ 机器周期 ⊃ 时钟周期（节拍、状态）
指令周期：取出并执行一条指令的时间
机器周期：基准时间（常以访存一次时间为基准）
时钟周期：最小单位时间 = 主频的倒数

易错警示：机器周期不是"执行一条指令的时间"（那是指令周期）；节拍数在不同机器周期中可以不等（见第9节不定长方案），但每个节拍宽度相等。

8. 机器速度与机器主频的关系

课件结论（课件 p.488）： - 机器的主频 f 越快，机器的速度也越快。 - 在机器周期所含时钟周期数相同的前提下，两机平均指令执行速度之比等于两机主频之比：

MIPS₁ / MIPS₂ = f₁ / f₂

• 机器速度不仅与主频有关，还与机器周期中所含时钟周期数（时钟周期 = 主频的倒数）以及指令周期中所含的机器周期数有关（课件 p.488）。

计算用展开式（补充常识，由课件层次关系直接推出）：

时钟周期 T = 1 / f
指令执行时间 = 指令含机器周期数 × 机器周期含节拍数 × T
MIPS = f(MHz) / 每条指令所含时钟周期数

易错警示：MIPS 之比 = 主频之比有前提（机器周期所含时钟周期数相同，且指令系统/平均机器周期数可比）。主频高而每指令拍数多，速度未必快——这是计算题最爱设的陷阱。

9. 控制方式：同步、异步、联合、人工

定义：控制方式是产生不同微操作命令序列所用的时序控制方式（课件 p.489）。

1）同步控制方式：任一微操作均由统一基准时标的时序信号控制（课件 p.489）。三种实现方案：

2）异步控制方式：无基准时标信号，无固定的周期节拍和严格的时钟同步，采用应答方式（握手）（课件 p.492）。

3）联合控制方式：同步与异步相结合（课件 p.492）。

4）人工控制方式：(1) Reset；(2) 连续和单条指令执行转换开关；(3) 符合停机开关（课件 p.492）。

四种控制方式对比表

易错警示：不定长机器周期仍属同步控制（仍有统一基准时标），不要因"节拍数不等"误判为异步；异步的标志是"无基准时标 + 应答方式"。

10. 多级时序系统实例：8085

1）8085 的组成（课件 p.493）

对外信号：CLK、Ready、RD̄、WR̄、ALE、IO/M̄、HLDA、Reset out、INTR、INTA、SID、SOD、A15~A8、AD7~AD0（课件 p.493）。

2）8085 的外部引脚（40 脚）（课件 p.494–495）

引脚号对照（课件 p.494 原图）：1 X1、2 X2、3 Reset out、4 SOD、5 SID、6 Trap、7 RST7.5、8 RST6.5、9 RST5.5、10 INTR、11 INTA、12–19 AD0–AD7、20 VSS、21–28 A8–A15、29 S0、30 ALE、31 WR̄、32 RD̄、33 S1、34 IO/M̄、35 Ready、36 Reset in、37 CLK(out)、38 HLDA、39 HOLD、40 VCC。课件引脚图中 pin36 印作"Rsest in"，课件原文如此，存疑：应为 Reset in 的排版笔误。

要点：AD7~AD0 分时复用——每个机器周期的 T1 节拍由 ALE 脉冲把低 8 位地址锁存到外部锁存器，其余节拍传数据（课件 p.496 时序可见 ALE 只在 T1 出现）。

3）机器周期、节拍与控制信号的关系：I/O 写（输出指令）实例（课件 p.496–497）

小结结论（课件 p.497）：每个控制信号在指定机器周期的指定节拍 T 时刻发出。这正体现了 CU 的功能 = 操作码 + 时序 → 微操作命令序列。

易错警示：M1、M2 是访存（IO/M̄=0），M3 才是访 I/O（IO/M̄=1）；WR̄ 只在 M3 的 T2–T3 有效，RD̄ 只在 M1、M2 的 T2–T3 有效；ALE 每个机器周期只在 T1 出现一次。

11. 易错点与高频陷阱汇总

1. 间址周期只服务于间接寻址指令；其末步是 MDR→Ad(IR)，写成 MDR→IR 即错（课件 p.469）。
2. (PC)+1→PC 发生在取指周期，不是执行周期（课件 p.468）。
3. BAN X 的表达式是 A₀·Ad(IR)+Ā₀·(PC)→PC：A₀=1 才转，A₀=0 顺序执行（课件 p.472）。
4. SHR 算术右移符号位不变（ACC₀→ACC₀）；CSL 循环左移是 ACC₀→ACCₙ（课件 p.470）。
5. STP 是 0→G（清运行标志），不是 0→ACC（课件 p.470）。
6. 中断周期由硬件完成；0→EINT 是关中断；M→PC 送的是中断识别程序入口地址而非断点（课件 p.474）。
7. 指令周期 ⊃ 机器周期 ⊃ 时钟周期；"取指周期=机器周期"仅在指令字长=存储字长时成立（课件 p.484、p.487）。
8. 时钟周期（节拍、状态）是最小单位时间；一个时钟脉冲可发一组需同时执行的操作命令，不是只能发一个（课件 p.476、p.485）。
9. MIPS₁/MIPS₂=f₁/f₂ 的前提是机器周期所含时钟周期数相同；主频高≠一定快（课件 p.488）。
10. 不定长机器周期、中央+局部控制都属同步控制；异步的标志是无基准时标、采用应答方式（课件 p.489–492）。
11. 局部控制节拍宽度必须与中央控制节拍宽度一致（课件 p.491）。
12. INTR、HRQ、HOLD、Ready 是输入；INTA、HLDA、RD̄、WR̄、ALE 是输出，方向记反必丢分（课件 p.476–477、p.494）。
13. 单总线结构中同一节拍只能一个寄存器送总线：MDR→Y 与 AC→ALU 必须分拍（课件 p.483）。
14. 8085 的 AD7~AD0 复用，T1 靠 ALE 锁存低地址；IO/M̄=1 为访 I/O、=0 为访存（课件 p.494、p.496）。
15. 微命令是控制信号、微操作是信号引起的操作、微指令是同时发出的微命令集合（补充常识），三者层次不要混。

12. 典型例题精讲

例1（微操作序列 + 总线控制信号，综合） 写出单总线结构下 ADD @X 执行周期的微操作序列，并配上门控制信号。

解析步骤： 1. 明确执行周期起点：间址周期已把有效地址读入 MDR（课件 p.482–483），故第一步用 MDR 送地址。 2. 访存取操作数：MDR→MAR→地址线（MDRo、MARi）；1→R；数据线→MDR。 3. 操作数送 ALU 暂存器 Y：MDR→Y（MDRo、Yi）。注意此拍总线被 MDR 占用。 4. 累加器送 ALU：AC→ALU（ACo、ALUi）。必须另起一拍，因为单总线一拍只能一个送数源。 5. 相加：(AC)+(Y)→Z（ALU 运算控制信号）。 6. 结果回送：Z→AC（Zo、ACi）。 结论：共 6 步微操作、占用多个节拍；评分点在"MDRo/MARi、MDRo/Yi、ACo/ALUi、Zo/ACi 成对出现"和"Y 与 AC 分拍送数"。

例2（时序计算） 某机主频 500 MHz，每个机器周期含 5 个时钟周期，平均每条指令含 2 个机器周期。求时钟周期、平均指令执行时间和 MIPS。

解析步骤： 1. T = 1/f = 1/(500×10⁶ Hz) = 2×10⁻⁹ s = 2 ns。 2. 机器周期 = 5×T = 10 ns。 3. 指令执行时间 = 2×10 ns = 20 ns。 4. MIPS = 1/(20×10⁻⁹ s) /10⁶ = 50，即 50 MIPS；或用 MIPS = f(MHz)/每指令时钟周期数 = 500/10 = 50。 结论：2 ns、20 ns、50 MIPS。

例3（8085 时序读图） 读课件 p.496 时序图，回答：输出指令的 WR̄ 在哪个机器周期哪些节拍有效？M2 周期 T3 完成什么操作？IO/M̄ 在 M3 为何电平？

解析步骤： 1. 输出指令 = M1 取操作码 + M2 取设备地址 + M3 写端口（课件 p.497）。 2. 写操作只发生在 M3：图中 WR̄ 在 M3 的 T2–T3 为低，故 WR̄ 于 M3 的 T2、T3 有效。 3. M2 的 T3 标注 By→Z：把读到的端口地址字节送暂存器 Z，供 M3 的 T1 由 Z out 送上地址总线。 4. M3 访问 I/O 端口，故 IO/M̄=1（高电平）；M1、M2 访存为 0。 结论：WR̄ 在 M3 的 T2–T3 有效；M2-T3 为 By→Z；M3 期间 IO/M̄=1。

附：本章速查表

微操作序列速查

CU 输入输出速查：输入 = 时钟、OP(IR)、标志、外来信号（INTR、HRQ）、来自系统总线的控制信号；输出 = CPU 内部控制信号（Ri→Rj、(PC)+1→PC、ALU 操作）+ 控制总线信号（MREQ̄、IO/M̄、RD̄、WR̄、INTA、HLDA）。

时序与速度公式

指令周期 ⊃ 机器周期 ⊃ 时钟周期（节拍、状态）
T = 1/f；指令字长=存储字长 ⇒ 取指周期=机器周期
MIPS₁/MIPS₂ = f₁/f₂（前提：机器周期所含时钟周期数相同）
指令执行时间 = 机器周期数/指令 × 节拍数/机器周期 × T

控制方式速查：同步（统一时标：定长/不定长/中央+局部）；异步（无时标、应答）；联合（同步+异步）；人工（Reset、连续/单条开关、符合停机开关）。

8085 速查：8 位内部总线；AC/TR/IR 8 位、FR 5 位、SP/PC/IDAL 16 位；AD7~AD0 复用、T1 用 ALE 锁存；IO/M̄=1 访 I/O；RD̄/WR̄ 低有效；HOLD 入/HLDA 出；INTR 入/INTA 出；VCC=+5V；输出指令 = M1 取操作码(4拍) + M2 取设备地址(3拍) + M3 写端口(3拍)。